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6.4 KiB
Verilog
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`timescale 1ns/1ps
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module Top_Project (
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// 1. 系统全局时钟与复位输入
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input wire sys_clk_50m, // 开发板上的 50MHz 晶振输入
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input wire sys_rst_n, // 开发板上的复位按键 (低电平有效，按下为0)
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// 2. 外部 SDRAM 物理芯片接口 (匹配 W9825G6JH-6)
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output wire [12:0] sdram_ADDR, // 13位行地址 / 9位列地址复用
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output wire [1:0] sdram_BA, // 2位 Bank 地址
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inout wire [15:0] sdram_DQ, // 16位数据总线 (必须是 inout 双向类型)
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output wire [1:0] sdram_DQM, // 数据掩码
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output wire sdram_CASn, // 列选通 (低有效)
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output wire sdram_CKE, // 时钟使能
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output wire sdram_CSn, // 片选 (低有效)
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output wire sdram_RASn, // 行选通 (低有效)
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output wire sdram_WEn, // 写使能 (低有效)
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output wire sdram_CLK, // 输出给 SDRAM 芯片的时钟引脚 (带相位偏移)
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// 3. 测试状态指示灯 (新增)
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output wire led_test_pass, // 测试通过指示灯 (建议接绿色 LED)
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output wire led_test_fail // 测试失败指示灯 (建议接红色 LED)
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);
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// 内部信号声明
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wire clk_100m; // PLL 输出的 100MHz (0度相位，给 FPGA 内部逻辑用)
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wire clk_100m_shift; // PLL 输出的 100MHz (-90度相位，给 SDRAM 芯片用)
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wire pll_locked; // PLL 锁定指示信号 (高电平表示时钟已稳定输出)
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wire [15:0] sdram_DQ_read; // 从双向引脚分离出的读数据
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wire [15:0] sdram_DQ_write; // 准备输出到双向引脚的写数据
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wire [15:0] sdram_DQ_writeEnable; // 控制总线方向的写使能信号
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// --- 新增：用户逻辑交互总线连线 ---
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wire user_cmd_valid;
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wire user_cmd_ready;
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wire user_is_write;
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wire [23:0] user_address;
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wire [15:0] user_write_data;
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wire user_rsp_valid;
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wire [15:0] user_rsp_data;
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// 模块 1：例化系统 PLL IP 核 (sys_pll)
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sys_pll u_sys_pll (
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// ALTPLL 的 areset 是高电平有效。
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// 因为板载按键 sys_rst_n 是低电平有效，所以这里必须加非逻辑 '~'
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.areset (~sys_rst_n),
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.inclk0 (sys_clk_50m),
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.c0 (clk_100m), // 内部 100MHz 时钟
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.c1 (clk_100m_shift),// 偏移 100MHz 时钟
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.locked (pll_locked)
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);
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// 将带有 -90 度相位偏移的时钟直接连到顶层输出引脚，送给 SDRAM 物理芯片
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assign sdram_CLK = clk_100m_shift;
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// 模块 2：复位信号反相与同步处理
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// SpinalHDL 生成的 MyCustomSdramTop 是【高电平复位】的。
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// 我们在此生成一个全局的【高电平有效】复位信号 system_reset。
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wire system_reset;
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assign system_reset = (~sys_rst_n) | (~pll_locked);
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// 模块 3：处理 SDRAM 双向数据总线 (inout 三态门)
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// 读取通道：直接将外部管脚状态输入给控制器
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assign sdram_DQ_read = sdram_DQ;
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// 写入通道：通过三态门控制
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// 当控制器拉高写使能 (16'hFFFF) 时，将写数据推送到总线上。
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assign sdram_DQ = (sdram_DQ_writeEnable == 16'hFFFF) ? sdram_DQ_write : 16'hZZZZ;
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// 模块 4：例化由 SpinalHDL 生成的 SDRAM 控制器
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MyCustomSdramTop u_sdram_ctrl (
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// --- 时钟与复位 ---
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.clk (clk_100m), // 接入稳定的 100MHz 内部时钟
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.reset (system_reset), // 接入经过处理的高有效复位信号
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// --- 连接到底层的 SDRAM 物理接口信号 ---
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.io_sdram_ADDR (sdram_ADDR),
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.io_sdram_BA (sdram_BA),
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.io_sdram_DQ_read (sdram_DQ_read),
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.io_sdram_DQ_write (sdram_DQ_write),
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.io_sdram_DQ_writeEnable (sdram_DQ_writeEnable),
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.io_sdram_DQM (sdram_DQM),
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.io_sdram_CASn (sdram_CASn),
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.io_sdram_CKE (sdram_CKE),
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.io_sdram_CSn (sdram_CSn),
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.io_sdram_RASn (sdram_RASn),
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.io_sdram_WEn (sdram_WEn),
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// --- 连接到测试模块的用户逻辑接口 ---
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.io_userCmdValid (user_cmd_valid),
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.io_userCmdReady (user_cmd_ready),
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.io_userIsWrite (user_is_write),
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.io_userAddress (user_address),
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.io_userWriteData (user_write_data),
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.io_userWriteMask (2'b11), // 写数据掩码 (2'b00表示16位全部写入，不屏蔽)
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.io_userRspValid (user_rsp_valid),
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.io_userRspData (user_rsp_data)
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);
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// 模块 5：例化读写校验测试模块 (新增)
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Sdram_Tester #(
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.TEST_LENGTH(24'd4096) // 测试的地址长度，这里设置为测试前 4096 个地址
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) u_tester (
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.clk (clk_100m),
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// 注意：Tester 内部是下降沿复位 (低有效)，所以需要将高有效的 system_reset 取反
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.rst_n (~system_reset),
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// --- 挂载到 SDRAM 用户总线 ---
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.cmd_valid (user_cmd_valid),
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.cmd_ready (user_cmd_ready),
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.is_write (user_is_write),
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.address (user_address),
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.write_data (user_write_data),
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.rsp_valid (user_rsp_valid),
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.rsp_data (user_rsp_data),
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// --- 连接到顶层外部引脚 ---
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.test_pass (led_test_pass),
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.test_fail (led_test_fail)
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);
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endmodule |